如何分析高速芯片设计中常见的电磁耦合问题

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大家好我是ansys中国半导体事业部的应用工程师陈杰今天由我来向大家介绍如何分析和应对高速

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芯片设计当中一些常见的电磁耦合和电磁干扰问题

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纵观过去30年的芯片设计我们能够发现发现这样2个几乎是不可逆转的趋势一个趋势是我们设计的速

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度或者说频率在快速的上升从最早的MHz GHz到最新我们已经能够设计及实际甚至上百G的高速

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射频芯片高速按log及高速soc拿另一个不可逆转的趋势是我们芯片的集成度也在大幅度的上升从

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最早我们设计一些分立器件

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或者单独的F或者L block到最新我们已经能够设计高达几10个平方毫米的高速soc将数1

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0个高速radio以及几百个电感器件呃或者几10个Surface lock集成到同一个so

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c当中

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那么随着我们设计频率的不断上升我们知道当频率超过几个G赫兹之后我们传统的RC抽取将不再准确

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那么这个时候我们不光要考虑由电场引入的呃电容漏和还需要考虑由磁场引入的电感及互感呃大家都和

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那么另一方面随着我们设计的data rate不断上升以及我们供电电压的下降而导致的地带ma

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rgin的不断下降我们的设计对于耦合也变得更加的敏感那么这个时候我们就需要基于三维电磁场准

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确的建模来呃分析我们的EMM

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那么随着我们的比赛的layout变得越来越大以及料的密度也变得越来越大以及更多的先进封装形

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式如invoke wasp等的引入那么也给我们的em建模跟抽取带来了很多新的挑战

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那么为了分更好的分析1M coming我们提出了这样一种em word来flow那么什么是

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EM lx loan他就是在设计的每一个阶段都充分的考量em popping对我们比赛的影

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响那么从最早的电感器件的设计跟优化阶段但我们block内部的器件和器件之间的copy

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的block block之间的em cross talk抽取

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他们到block透过Siri对其他blog coupling的影响以及到floor pla

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n的optimization阶段在每个阶段我们都需要使用的仿真来充分的准确的呃分析我们的M

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coming

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那么过去呢一些传统的EM modern方法呢经常是指分立的聚焦一些电感器件或者是一些高速的

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信号线而忽略了这些器件和器件之间或者是block block之间甚至是更大维度的一些em路

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径从而没有办法准确的model一样coupling使得他们生产产品罪恶生产出来之后经常达不

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到他们设计的一个预期的指标那我们可以以图左边的左边这张图的这个地带为例

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那这张图呢是2个高速的la讷他们的被放置在了芯片的边缘靠近Siri的地方那么在每个la内部

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呢有这样4个呃X器件那这4瓶大的器件的外围呢他们共用了啊同一个ground那这个共用的同一

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个ground呢就会导致这4个R期间有这样一个潜在的coupling路那同时呢2个la呃靠

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近了芯片的Siri那Siri呢也会产生一个潜在的copy路径从而使得这2个A之间会产生bl

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ock block com

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那么如果说我们只使用这种呃传统的EM modern方法对呃每一个分力的电感器件进行em建模

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而不考虑他们器件和器件之间及block block之间的couple就会导致我们呃分析得到

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的频率响应啊比如以真实的情况要要要乐观啊使得我们最后生产出来的芯片达不到我们设计预期的一个

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争议指标

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那么就来具体看一下在我们现在的高速IC设计当中需要呃分析哪些em coupling以及如何

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来分析这些一样R

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那么第一个要呃考凉的是block内部的M Cup那这里呢主要就是指block内部的器件和器

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件之间或者是一些高速的信号线之间他们的MP那么传统上呢我们刚才提到很多的呃user cen

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tered会分立的来对这些器件或者是高速1号线进行em建模儿他们器件和器件之间呢他们通常是

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基于经验的呃比如说把它的

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呃space拉大一些或者是加一些简单的金属隔离那么基于这种这种基于经验的设计方法呢呃我们认

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为它首先浪费了很多的面积其次它也很容易错因为你家的一些看似简单的呃金属隔离当我们的整个的设

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计变得越来越复杂之后这些金属隔离很有可能会起反作用

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所以呢我们要准确分析呃block内部器件和器件之间的copy呢我们需要通过仿真的方法将它们

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放到一起来去做完整的em见过那么第2个呢我们要考虑的是block和block之间的Cup那

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么我们需要意识到即使是设计的再好的block那么被集成到我们的顶层之后依然有可能被其他的一

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些比较noise block而成呃而呃

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产生一些额外的一些耦合那么或者是我们呃block内部的一些呃电感器件它也会对其他的bloc

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k产生一些耦合路径那么在block block的集成当中我们的power ground甚至

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是一些做呃呃金属屏蔽的一些走向他在整个的呃integration当中起到怎样的作用呢那这个

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时候我们就需要通过仿真的方法将它们放到一起来去做准确的em建模

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我这种方法来呃准确的model我们的EMW

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那我们第3个需要考虑的copy路径是power ground network引入的M Cu

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p那我们比赛中我们的power ground network是无所不在所以他们也是最容易在

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不经意间引入一些非常不值班的copy路径那比方说我们经常会有把一些sensitive bl

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og和一些比较nodded block他们的ground解而在一起那从而导致了有一些wel

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come路径

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阿讷比的还有欲望说我们的这个DK的摆放经常会引入一些不期望的谐振而导致的耦合效应

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那么第4个我们需要考虑的coupling路径呢是Siri那Siri呢是一个非常被呃容易被我

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们的芯片的设计者忽略的copy路径N Siri呢它就是指呃绕在芯片最外围的1圈金属环那他的

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本意是用来保护芯片在划片的时候不受物理侵蚀或者是这种潮气侵蚀但是由于它本身就是1圈很大的呃

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金属环所以你可以把它看作是一个巨大的电感那么它呢就会对

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他靠近他的呃block或者是走线

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呃产生一个呃潜在的一个coupling的路径从而有可能影响他们进

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那么如何应该如何来有效的设计这个Siri是把它floating呢还是把它接地呢甚至是如何把

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它切断了呃那么这些设计都需要通过一个准确的M的仿真来呃准确分析它的呃对em影响呃来决定我们

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应该如何设计这个Siri

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那最后一个我们需要考凉的他们路径是player那我们知道player无论是从你从呃电感的角

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度还是从电容角度而言它都是一个非常重要的com路径那如果说我们没有呃过去我们不基于仿真来做

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呢很多人会基于经验的比方说把一些shift lock呃上面的一些package挖掉一部分通

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过这种方法来情况减小透过卡呃package这个Cup但是这种方法呢呃随着我们的一些先进封装

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的呃引入

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那呃他变得越来越困难因为我没有办法去量化它这个呃这种修改对咖啡的影响比方说比方说你挖掉了一

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层packet那下一层的clear对这个呃今天那个金属线他们之间的影响是什么样子其实你是不

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知道那另一方面呢当你引入package贝尔之后需要把这个package类而放到一起来衡量这

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个呃em效应那这个对于我们的em抽取

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也带来了一个更加

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更加复杂的挑战所以综上呢我们要如何来分析这些芯片类常见的几种咖啡路径呢呃那我们的方法呃就是

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呃需要通过em仿真的方法来去准确在最从早期呃这种器件级别然后器件和器件之间的copy到最后

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去到path这种级别都能够去做一样仿真而不是那种基于经验或者是基于RC收取的呃这种方法来准

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确的衡量我们的M效应

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呃那么呃要满足这样的一个1M aware design的这样的一个方法学呢就需要这样的一套

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从chip package到system的完整的啊这个flow跟工具的练

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那这样的一个呃呃工具链呢需要能够应对重庆到catch到system呃各种维度各种复杂性的呃

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金属junction

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每集他需要一个统一的仿真环境统一的数据形式以及甚至是统一的take file格式等等那么能

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够让无论是芯片diss还是封装的还是system的designed都能够来利用这个平台来做

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M的抽取跟防震那么我们纵观这个业界呢也只有ansys能够提供这样一个从cheap到syst

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em的完整的统一的em的防治方案

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那么具体来看一下ansys的这个按trip em仿真的产品线包含哪些产品那我们的第一个产品

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叫做委托前F它呢是一个电感器件综合的工具能够根据呃这个用户提供的呃这个spec来产生呃这个

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对应的符合用户要求的电感器件料定跟他的模型呐我们能够cover从最简单的这种Siri do

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ctor S former到最新的能够用于这种5G毫米波设计的这种transmission

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line的设计

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那我们第2个产品叫做rapier X那他呢是我们on chip呃em抽取的这样的一个工具那

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它呢是专门针对芯片的这样一种特殊的3D结构做的引擎上的优化能够在保证抽取精度的前提下能够提

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供业界无法其他工具所无法比拟的这个呃抽取的capacity跟它的performance

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嗯嗯

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能够无缝地集成到我们这个芯片的主流的设计环境啊当中那么第3个产品呢叫做ret hat A是

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呢是Reston X的一个升级版讷它在保留了Raptor X这样的一个专门针对芯片的呃这个

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呃大规模的快速的抽进行的基础上

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增加了呃我们的这个业界的这个Golden standard HS这样的一个通用的3D的传播

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的电磁场仿真引擎到这个平台当中那使得我们芯片的designer能够使用HS这样一个呃呃Go

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lden standard 3D电子厂引擎来解他的电子厂的问题

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那同时它能够支持到最新的五纳米的这种先进的工艺节点那第4个我们的工具叫做exploer他呢

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是我们post SEM抽取工具那它呢能够呃呃在我们的iOS完成以后对我们的比赛当中的一些呃

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em critical的blog或者Nat去做em的建国然后自动的把这个模型battali

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on到的RC的后防表当中

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产生这个像这样一个EM aware的post SIM1 simulation list然后

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用这个necklaces去做post themes of来实现我们的EM3F

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那我们最后一个工具叫做virus它呢是一个soc级别的em cross talk risk

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的定性分析的工具能够在我们很大规模的一个layer上去快速的定性分析我们的呃这个cross

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talk的呃这个效应

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那我们来看一下我们使用刚才的这个呃我们的这个产品在我们整个的设计流程当中是如何帮助我们去做

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这个em的建模跟分析呃那我们可以看到啊从最早期的direcitons阶段我们有我们的微博C

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F能够帮助我们生成一些我们符合我们要求的电感器件啊来帮助我们做设计然后在我们的layout

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的抽取阶段啊无论是从vlan阶段还还是到我们device级别的em的

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建模跟抽取然后到device和device之间的coupling model以及block

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block之间咖啡讷都可以使用我们的xx或者是retina HD这样的平台进行Andro

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id M的呃coupling抽取

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然后呃到我们的post with阶段我们可以用榔头去做block block之间的coup

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ling并且把它自动becton到我们的posting当中去做1M的三off

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呃那么以及我们在呃IT SOC级别的soft的时候我们可以用virus去做soc级别的em

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risk analysis Atlas那么从带级别进入了packet级别之后我们呃呃从呃

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呃再到我们的报级别我们可以用SSH来实现chip package到system的em co

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lor抽取跟分析那最后呢我们的这些产品加起来呢就变成了这样一个

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呃统一的和完整的这个em word love

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那么ansys的这套em word flow能给我们的用户带来什么样的价值Nye呢首先我们

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呃呃第一个呃价值是我们能够提供给我们的客户无论在比赛的哪一个阶段都能够快速的准确的去呃呃收

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取我们的em的模型然后来供我们去做仿真呃第2个呢我们在保证精度的前提下提供了呃业界其他公所

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呃业界极佳的

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供应商所无法提供的这种无可比拟的呃test speed呃来做这个em抽取

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然后呢我们能够提供给这种呃毫米波的呃这种F芯片的设计者啊的这样的能力让他来设计这种28分2

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8G赫兹39级合资甚至60级合资的这种呃呃这种呃高频的呃F芯片

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啊那我们能够提供这种呃呃非常嗨counted English alt然后不光是在1M的pr

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etty轴距方面还有这种em workflow planning跟impressed wi

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th的分析然后呢我们能够大幅度的呃提高我们的设计的效率来整个节省我们的整个设计尤其呃

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然后我们的这项以上的这些产品都能够无缝的集成到我们业界主流的IC设计的环境当中啊那他的呃用

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户体验呢是非常流畅那么最终我们使用这种seles露他的愿景是使得我们的designer能够

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在设计的每一个阶段都能够呃最大限度的去减少由于em呃coupling所引入的一些替代的风险

00:17:19.38 - 00:17:19.38 0

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那么接下来呢我们通过一些案例啊来具体看一下我们ISIS这一套em word flow是如何

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帮助我们的客户在一些具体的案例上那么这里的第一个案例呢是使用呃呃我们asteroid X来

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帮助呃这个F的芯片designer来减小它的呃白菜那么这个客户呢是设计了一个40纳米的这种

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Waco那么它呢想设计这种折叠式的video

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就是把这个维修的cap放到了这个Co dis这个电感下通过这种方法来实现这种50%以上的呃

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这种面积的呃呃reduction

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但是他们面临的一个问题就是当他这样做了之后啊那他的呃想要设计的设计频率30级合资但是他实测

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出来却只有27.

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5和5G赫兹那么呃用户呢这里原来使用的方法是使用传统的一些em建模的工具它的分力的去对这个

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电感部分去做em抽取然后来做这样的一个仿真那这种方法呢啊那我们知道他没有考虑LV之间的co

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upling所以他不够准确

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所以他就会导致他呃仿真的门房的时候能够能够达到30级盒子但实际做出来之后managemen

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t却只能到27.

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5级盒子

00:18:46.38 - 00:18:48.45 9

那使用ansys的

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我要在X这个工具那我们就能够呃提供这样的capacity能够使得他把这个L半根spec放到

00:18:59.33 - 00:19:09.72 45

一起来去做准确的完整的em建模然后基于SSL去做的仿真频率能够到二线呃66级合资呃跟他的实

00:19:09.72 - 00:19:10.88 5

测的27.

00:19:10.88 - 00:19:21.26 45

5级盒子呢非常的接近那客户后来呢就使用了XXX来帮助他辅助他去做这种呃folded VO地

00:19:21.26 - 00:19:21.50 1

带

00:19:21.50 - 00:19:28.38 38

从而使得它的面积能够节省50%以上那从而保证它的Plymouth没有受到影响

00:19:30.33 - 00:19:34.62 21

那我们第2个case呃那是我们的客户面呃F

00:19:35.12 - 00:19:42.33 45

IC的客户呢经常会面临这样一个问题就是他仿真的结果给他management结果呢是对不上然

00:19:42.33 - 00:19:49.55 45

后他仿真的时候没有问题但是测出来就经常发现我的姓名或者是功能会产生一些问题那我们的这个客户

00:19:49.55 - 00:19:56.61 44

的案例呢是一个28纳米的W band transfer LA的一个客户那么它这里呢就发现

00:19:57.36 - 00:20:05.73 45

呃呃仿仿真的时候他发现他的la中的4个index之间会有一个比较大的coupling但是呃

00:20:05.73 - 00:20:14.10 45

实测的时候会发现他的think之间会有比较大的咖啡但是仿真的时候却没有仿真到那是因为他原先

00:20:14.10 - 00:20:22.47 45

仿真的时候是使用传统的方法将4个人doctor啊分别去用em工具抽打的呃这个EM mode

00:20:22.47 - 00:20:28.06 30

l而没有考虑他们外围的这个呃cell Rand产生的这个路呃

00:20:28.07 - 00:20:32.43 30

呃这个路口呢会使得这Scott之间会产生一些coupling

00:20:33.58 - 00:20:42.47 45

那使用我们呃ansys Example这个工具呢我们就能够呃对这4个index以及外围的呃

00:20:42.47 - 00:20:51.36 45

这个ground部分去对他做准确的em建模儿其他的外围difficulty部分我们去用RC

00:20:51.36 - 00:21:00.26 45

抽取然后呃我们用em建模的产生依赖模型能够自动的faction到他的这个SAS当中产生了这

00:21:00.26 - 00:21:04.61 22

样一个呃em威尔的呃expected you

00:21:04.69 - 00:21:07.38 23

然后用来去做poster simulation

00:21:08.43 - 00:21:16.81 45

那么这边就可以看到呃黄色的这条线是他的妹妹的结果那红色的条件是他原先的呃使用传统的EM m

00:21:16.81 - 00:21:25.19 45

odern方法分离一纸model每一个电感器件而仿真得到的结果那么它在高频部分跟他实测的结

00:21:25.19 - 00:21:33.58 45

果呢有一个非常大的bat绿色的这条线呢就是使用了ansys launcher而呃抽取的这种

00:21:33.58 - 00:21:38.61 27

for EM model然后用这个呃model来去仿真

00:21:38.61 - 00:21:46.38 45

就能够等他的实测结果来高频部分口类型的非常好那非常关键的是呃使用ansys launche

00:21:46.38 - 00:21:54.15 45

r去抽取这样大的一个礼拜抽取了44条net然后有599个port那只用了3个小时以及100

00:21:54.15 - 00:21:54.85 4

G的内存

00:21:55.62 - 00:21:57.47 10

那他的速度是非常快的

00:22:00.31 - 00:22:10.61 45

那么第3个案例呢是我们使用ansys twist来成功地帮助客户发现了一个呃呃芯片高速的呃

00:22:10.61 - 00:22:17.02 28

数字soc上面cross talk导致的呃芯片失效的问题

00:22:17.57 - 00:22:27.24 45

阿讷呃这个呃是20142018年微跌呃发表的呃一个paper那他呢设计了一个高速的GPU那

00:22:27.24 - 00:22:33.05 27

么在他的这个高速GPU的呃中间呢有一个16级呃赫兹2.

00:22:33.05 - 00:22:42.73 45

8毫米长的呃一个clocked信号线那么呃它基于经验呢也给plot信号线的外围呢做了这个屏

00:22:42.73 - 00:22:42.95 1

蔽

00:22:44.10 - 00:22:46.86 9

呃那么他认为这个呃

00:22:47.40 - 00:22:57.24 45

嗯高速的信号线那是被屏蔽掉的应该是要做到非常的clean然后鸡腿要非常小啊那在这个高速的这

00:22:57.24 - 00:23:07.09 45

个Clock外面呢就是提前和upgrade network呃虽然他们频率很低但是他们上面有

00:23:07.09 - 00:23:09.28 10

很多的呃呃噪声的微博

00:23:09.82 - 00:23:18.68 45

那么实测的时候他就发现啊当外围的这些披萨他在工作的时候呢他去呃呃发送这个1010 patt

00:23:18.68 - 00:23:22.63 20

ern就会在呃某一个地方会产生这种误翻转

00:23:23.60 - 00:23:32.65 45

呃那么呃是我们也是用ansys Example呢我们把整个这条高速的时钟以及它外围的呃这个

00:23:32.65 - 00:23:41.70 45

屏蔽线以及它外围的低价啊模块的power网络呢全部都用准确的呃EM modern抽出来然后

00:23:41.70 - 00:23:50.76 45

presentation到他的后防秒当中然后去呃呃其他部分呢去使用RC丑他拿say然后呢我

00:23:50.76 - 00:23:58.61 39

们抽抽抽出来这个model呢我们在他的TR呃PowerPoint上面去注入了呃

00:23:58.61 - 00:24:04.28 26

请at totem呃分析电源噪声而产生的这个电源纹波

00:24:05.11 - 00:24:15.78 45

作为噪声远然后我们去部队呃使用了呃原来他使用的如果说他这个高速的时钟以及外围的屏蔽线以及R

00:24:15.78 - 00:24:26.45 45

round都是使用的IC呃这个抽取得到的呃何方表去仿真的话我们可以看到当这个呃电影有这个

00:24:26.45 - 00:24:35.23 37

电源噪声的时候他的高速时钟并没有受到影响也就是说这个呃呃电源网络跟呃这个呃

00:24:35.23 - 00:24:39.27 24

高速的时钟之间的Co并没有被准确的model出来

00:24:39.79 - 00:24:49.35 45

而右边这张图是使用了呃Example抽取的准确的这个EM model后我们可以看到当这个呃

00:24:49.35 - 00:24:58.92 45

电源噪声的文博发生的时候他对呃这个高速的时钟产生了非常大的咖啡而是的这个时钟呃这个呃呃波形

00:24:58.92 - 00:25:05.52 31

变得非常龟甲产生了很大的基本进而导致了啊会有这个物反转的可能性

00:25:06.48 - 00:25:15.42 45

所以这里就是告诉我们啊对于这种高速的呃高频的设计我们基于传统的IC设计呃基于传统的这种RC

00:25:15.42 - 00:25:20.99 28

抽取是远远不够的一定要去做这种准确的基于电磁场的1M收取

00:25:22.33 - 00:25:31.67 45

喂那么最后来summer一下然后我们首先第一个要highlight就是对于高速及高品的F芯

00:25:31.67 - 00:25:38.12 31

片高速L或者是高速soc设计而言这种呃完整的em的分析是必须的

00:25:39.25 - 00:25:49.93 45

呃然后我们也呃不能够在依赖这种单点的工具去对这种呃单独的一些比方说电感器件去做1M收取而我

00:25:49.93 - 00:25:53.74 16

们要去做这种呃整完整的这种EMV

00:25:53.74 - 00:25:56.04 3

然后呃

00:25:56.91 - 00:26:05.81 45

呃这个呃要做到这种做完整的页码word data我们对一样抽取工具的速度跟Christie

00:26:05.81 - 00:26:08.58 14

方面都是呃有一个非常高的要求

00:26:09.22 - 00:26:18.66 45

那这种呃工具呢只有Myspace能够提供那么ansys提供了这样的一个最完整和最广泛的呃集

00:26:18.66 - 00:26:28.10 45

成式的ELF楼啊呃从切到axis都能够广泛的使用然后呢我们拥有了业界其他工具所无可比拟的这

00:26:28.10 - 00:26:37.54 45

个分析dili呃casket那以及我们也能够支持到呃一些先进的工艺节点啊执行已经到武大旅行

00:26:37.54 - 00:26:39.43 9

到一些三大米的秘密

00:26:39.43 - 00:26:41.22 9

在跟方面的合作当中

00:26:41.78 - 00:26:51.52 45

然后我们能够通过我们ansys的这一套em word flow给客户提供呃这些benefi

00:26:51.52 - 00:27:01.27 45

t那么能够保证保障客户的芯片啊一次性的成功然后来呃并且呃减少它的呃芯片的面积以及功耗的浪费

00:27:01.27 - 00:27:01.27 0

00:27:01.88 - 00:27:10.95 45

呃能够呃减小呃一些不必要的比赛的marking啊来提升我们芯片的performance和可

00:27:10.95 - 00:27:11.36 2

靠性

00:27:13.06 - 00:27:22.45 45

呃然后我们的整个的em分析对于所有的high speed的呃呃设计无论你是射频芯片还是mi

00:27:22.45 - 00:27:29.77 35

xing那个SB Android或者是SBSOC都是能够呃友好的来使用

00:27:31.72 - 00:27:34.60 16

以上就是我今天分享的内容谢谢大家

00:27:35.51 - 00:27:35.61 3

Hmm

如何分析高速芯片设计中常见的电磁耦合问题

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